2014DG9b2GSps065 ADC

Abstract

본 설계에서는 4G 이동통신에 적용되는 핵심 기술인 SDR(software defined ratio)에서 요구하는 수백MHz～수GHz의 고속 변환속도를 갖는 저전력 9b ADC를 제안한다. Folding ADC의 경우 flash ADC의 고속 병렬처리 장점을 유지하면서 상, 하위 분리 구조를 사용하여 비교기의 수를 크게 줄임으로써 저 전력, 소 면적 특성을 지닌다. 제안하는 ADC는 65nm 1P8M CMOS 공정으로 제작되었으며 layout은 Analog 신호 왜곡을 최소화하기 위해 각각의 Sub-block이 한쪽 방향으로만 신호처리가 가능하도록 배치되었으며, Digital 신호에 의한 Analog 신호의 간섭을 최소화하기 위해 Guard-ring으로 각각의 Block 및 Core를 분리하여 배치하였다. 그리고 Folding amp array의 신호 처리 과정에서 서로 다른 위치의 신호들이 한 amp로 인가되면서 Metal routing에 대한 기생성분의 캡이 발생하여, 원하는 주파수 동작을 위한 Settling time에 영향을 주게 된다. 따라서 제안한 Folding amp routing 방식으로 이러한 문제를 극복 하였다. 또한 상위 3-bit 변환기와 하위 6-bit 변환기 간의 신호 간섭을 최소화 하기위해 각각의 Core를 분리하여 배치하였으며, 이 때 발생할 수 있는 지연시간을 보정하기 위해 최종 Digital 출력 앞단에 데이터 동기화 회로를 삽입하였다. 2GS/s의 샘플링 속도에서 측정된 SNDR은 44.68dB이다. 전체 칩 면적은 12.3185mm2이며 소모 전력은 2.5V의 단일 전원 전압에서 4.1885W 이다.