50% 듀티 싸이클을 갖는 홀수 주파수 분주기

Abstract

본 발명은 입력 클럭 신호의 주파수를 분주하여 출력 클럭 신호를 생성하기 위한 주파수 분주기(frequency divider)에 관한 것으로서, 특히 입력 클럭 신호의 주파수를 2N+1 (단, N은 자연수) 와 같이 홀수로 분주하되, 주파수 분주된 출력 클럭 신호가 50% 듀티 싸이클을 갖도록 하는 홀수 주파수 분주기에 관한 것이다. 종래의 홀수 주파수 분주기는 입력 클럭 신호의 상승 엣지 또는 하강 엣지만을 사용할 경우, 분주된 출력 클럭 신호의 듀티 싸이클이 50%보다 작거나 큰 단점이 있다. 따라서, 홀수 주파수 분주기의 출력 클럭 신호가 50% 듀티 싸이클을 갖도록 하기 위해서는 입력 클럭 신호의 상승 엣지와 하강 엣지를 모두 사용하는 구조를 택하거나, 추가적인 듀티 싸이클 보정회로를 사용하는 등의 방법을 사용한다. 입력 클럭 신호의 상승 엣지와 하강 엣지를 모두 사용할 경우 홀수 주파수 분주기는 입력 클럭 신호의 상승 엣지와 하강 엣지 중의 어느 하나만 사용할 경우에 비하여 동작 속도가 더 낮은 단점이 있다. 또한, 추가적인 듀티 싸이클 보정회로를 사용할 경우 홀수 주파수 분주기는 구현이 복잡해지고 추가적인 전력소모를 하는 단점이 있다. 이와 같은 문제점을 감안한 본 발명의 50% 듀티 싸이클을 갖는 홀수 주파수 분주기는 새로운 패스 트랜지스터(pass transistor)를 사용하여 구현함으로써, 구현이 간단하고 추가적인 전력소모가 적은 장점을 가지고 있다.