Detailed Information
Cited 0 time in 
Cited 0 time in 
Cited 0 time in
Metadata Downloads
DRAM 고용량 커패시터 하부전극 제조방법
Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 김삼동 | - |
| dc.date.accessioned | 2025-09-09T07:35:13Z | - |
| dc.date.available | 2025-09-09T07:35:13Z | - |
| dc.identifier.uri | https://scholarworks.dongguk.edu/handle/sw.dongguk/60011 | - |
| dc.description.abstract | 본 발명은 티타늄 (Ti) 자기정렬 (Self-alignment) 방식을 통하여 제조된 티타늄 실리사이드 (TiSi2) 나노구조를 DRAM 커패시터의 하부전극으로 사용하여 고용량 커패시턴스를 구현하는 제조방법에 관한 것이다. | - |
| dc.title | DRAM 고용량 커패시터 하부전극 제조방법 | - |
| dc.title.alternative | Self-aligned stroage node electrode for DRAM cell and fabricating method thereof | - |
| dc.type | Patent | - |
| dc.publisher.location | 대한민국 | - |
| dc.contributor.assignee | 동국대학교산학협력단 | - |
| dc.date.application | 2016-12-29 | - |
| dc.date.registration | 2018-09-18 | - |
| dc.type.iprs | 특허 | - |
| dc.identifier.patentRegistrationNumber | 10-1901900 | - |
| dc.identifier.patentApplicationNumber | 10-2016-0182763 | - |
- Files in This Item
- There are no files associated with this item.
Items in ScholarWorks are protected by copyright, with all rights reserved, unless otherwise indicated.